RTL 模块编码
按项目编码规范实现可综合的 RTL 模块，编码前先确认复位策略、时钟域归属与参数化边界，避免后期返工。每次提交附带静态检查结果，接口变更同步更新文档，接手的人能从文档反推设计意图。
- 交付：可综合 RTL 源码与接口文档
- 适用：外设 IP、加速器、子系统模块
- 周期：按模块规模逐批提交，通常数周起
02 / 服务交付
九个交付方向，覆盖规格到 GDS
唐山腾慧芯片设计有限公司把数字芯片项目拆成九个可单独委托的交付方向。每个方向都有明确的进入条件、中间产物与退出标准：接 RTL 编码就要交时钟域清单和接口文档，接验证就要交覆盖率口径和收敛曲线，接后端就要交时序签核报告。客户可以只买其中一个环节补齐自己的短板，也可以按项目整包委托，由同一套流程串起来。
验证环境搭建
基于验证计划搭建单元级与系统级测试环境，包含参考模型、记分板与断言库。环境结构分层清晰，激励可复用，回归用例可批量执行，避免每个功能点都从零写测试代码。
- 交付：测试环境源码与回归脚本
- 适用：新模块验证、遗留代码补验证
- 交付方式：随 RTL 迭代同步演进
覆盖率收敛分析
在验证计划阶段就定义覆盖率口径：哪些功能点必须覆盖、代码覆盖率统计哪些行、排除哪些不可达分支。之后按周提交收敛曲线与未覆盖项归因，让"验证做没做完"变成一个可以量化的判断。
- 交付：覆盖率周报与未覆盖项清单
- 口径：与客户在验证计划中逐条确认
- 适用：验收争议多的项目尤其适合
跨时钟域检查
先整理时钟域清单，再用结构化检查工具扫描所有跨域路径，逐一确认同步器类型与握手协议。发现的违规路径会给出修改建议，并在修复后复扫闭环，而不是只丢一份工具日志给客户。
- 交付：CDC 检查报告与修复建议
- 适用：多时钟域 SoC、接口桥接模块
- 节点：编码期即扫描，不等综合后
FPGA 原型验证
把 RTL 分割到一片或多片 FPGA 上，规划原型时钟与管脚映射，让软件团队在流片前跑真实数据流并联调驱动固件。原型与仿真结果不一致时，以网表级仿真为准逐项定位差异来源。
- 交付：原型工程与联调支持文档
- 适用：需要软件提前介入的项目
- 周期：视分割复杂度，通常数周
逻辑综合与约束
编写综合脚本与时序约束文件，输出网表、面积与功耗估算。约束是这一环节的核心：假路径与多周期路径逐条注明理由，避免把错误的约束留到布局布线阶段变成无法收敛的时序。
- 交付：网表、约束文件与估算报告
- 输入：冻结的 RTL 与目标工艺库
- 适用：自研 RTL 上工艺前的必经环节
布局布线实现
从网表出发完成布局规划、时钟树综合与迭代布线，收敛到时序签核标准。物理验证环节检查设计规则与一致性，输出可用于流片的 GDS 与签核报告，未收敛路径写明原因与处置方案。
- 交付：GDS、签核时序报告
- 输入：综合网表与工艺库
- 周期：视规模与工艺，以迭代轮数计
低功耗设计
从架构阶段评估功耗预算，决定门控时钟的插入粒度与电源域划分。工具自动插入的门控单元会逐项核对使能条件，避免出现"插了门控却省不了电"甚至引入毛刺的情况。
- 交付：功耗估算与门控方案报告
- 适用：电池供电与散热受限场景
- 节点：架构期介入，综合后核对
IP 集成与交付
把第三方 IP 与自研模块接到同一总线上：接口协议适配、参数配置核对、集成后回归。项目结束时整理完整交付包，包括源码、脚本、报告与文档，客户接手即可继续开发。
- 交付：集成后的子系统与交付包
- 适用：SoC 集成、外设扩展项目
- 交付方式：按里程碑分批移交
不确定该买哪个环节？
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