ARTL 设计与代码质量
解决"代码能跑但不可维护"的问题。我们按模块提交编码规范检查报告，时钟域边界、复位策略、参数化方式在编码阶段就固定下来，并用静态检查工具在每次提交时扫描。交付物包括可综合的 RTL 源码、时钟域清单、编码规范偏差说明与接口文档，接手的人能看懂每一处设计取舍。
01 / 数字芯片设计 · 唐山
把规格书写成
可流片的网表
唐山腾慧芯片设计有限公司为华北地区的集成电路团队提供从 RTL 编码、功能验证到 FPGA 原型与后端实现的完整交付链。我们以验证驱动的流程组织项目：每个阶段都有明确的进入与退出标准，中间产物随时可评审。无论是一个外设 IP，还是一颗中等规模的 SoC 子系统，客户都能在同一套流程里看到可追溯的设计决策记录与覆盖率数据，而不是只有最终交付物。对于没有完整后端团队的设计公司，我们也承接从网表到 GDS 的物理实现环节。
三项核心能力
B功能验证与覆盖率收敛
解决"验证做不完、盲区看不见"的问题。我们先用验证计划把功能点拆成可统计的条目，再分层次搭建测试环境：单元级跑断言与随机激励，系统级跑真实数据流。每周提交覆盖率收敛曲线与未覆盖项归因，项目结束时客户拿到的是一份能说明"哪些功能点怎么验证的"报告，而不是一句"验证通过"。
CFPGA 原型与后端实现
解决"流片前看不到真实系统行为"的问题。我们把 RTL 分割到多片 FPGA 上，让软件团队提前联调驱动与固件；在后端环节，我们完成综合、时序约束、布局布线与物理验证，输出满足时序签核标准的网表与 GDS。综合结果与仿真结果出现分歧时，我们以综合后网表仿真为准逐项排查。
服务清单 · 九个交付方向
以下九个方向覆盖数字芯片项目从规格到 GDS 的主要环节，既可以单独委托，也可以按项目整包交付。每个方向的服务说明与要点见 服务项目页。
RTL 模块编码
按编码规范实现可综合模块，含接口文档。
验证环境搭建
单元级与系统级测试环境，含断言库。
覆盖率收敛分析
覆盖率口径定义、周报与未覆盖项归因。
跨时钟域检查
CDC 结构化扫描与同步器方案评审。
FPGA 原型验证
多片分割、时钟规划与软件联调支持。
逻辑综合与约束
综合脚本、约束文件与面积功耗估算。
布局布线实现
时钟树综合与迭代收敛，输出签核网表。
低功耗设计
门控时钟插入与电源域方案评审。
IP 集成与交付
第三方 IP 接入、接口适配与交付包整理。
四步合作流程
- 1
规格评审
一起过规格书与模块清单，把模糊的功能描述拆成可验证的功能点，明确时钟域、接口协议与工艺目标，形成双方签字的验证计划。
- 2
迭代实现
按模块分批提交 RTL 与验证环境，每周有覆盖率与检查报告，问题在迭代中发现而不是堆到项目末期集中爆发。
- 3
原型联调
在 FPGA 原型上跑真实数据流，配合软件团队完成驱动与固件联调，把只有系统跑起来才能暴露的问题提前解决。
- 4
交付签核
完成综合与时序收敛，输出网表、报告与完整设计包，逐项对照验证计划做交付评审，未闭合项写明原因与风险。
常见问题
- 从 RTL 到网表，一般要经历哪些阶段？
- 通常分为规格定义、RTL 编码、功能仿真、综合、时序分析与物理实现几个阶段。每个阶段结束时都会输出可评审的中间产物，例如验证报告、时序约束表与面积功耗估算，客户可以在阶段边界决定是否进入下一步。
- 功能验证覆盖率要达到多少才算合格？
- 行业里常用的目标是代码覆盖率与功能覆盖率均收敛，但具体阈值取决于模块的安全等级与复用要求。我们会在验证计划阶段与客户约定覆盖率口径，并按周提交覆盖率收玫曲线，避免项目后期才发现盲区。
- FPGA 原型验证能替代全部仿真吗？
- 不能。FPGA 原型速度快，适合跑长序列的真实数据流，但对门控时钟、异步跨时钟域等结构的可观测性较弱。两者通常配合使用：仿真负责边界条件与断言检查，原型负责系统级场景与软件联调。
- 项目周期受哪些因素影响？
- 主要受设计规模、验证复杂度、工艺节点与接口类型影响。一个中等规模的数字子系统从规格冻结到网表交付，通常以月为单位，具体周期需根据模块清单与规格书评估后给出。
- 跨时钟域问题为什么总在后期才暴露？
- 因为 CDC 问题在普通仿真中难以复现，只有在综合后插入时钟树才会显性化。我们在编码阶段就要求提交时钟域清单，并用结构化检查工具在每次提交时扫描，而不是等到时序签核才发现。
更多问答见 常见问题详解。
有规格书在手上？
把模块清单和目标工艺发到 hello@fly-man.cn，先做一轮规格评审再谈合作方式。也可以先读一份芯片设计选型与采购指南。
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